从 2011 年开始，英特尔和其他领先的半导体行业实现了显著的技术转型。该行业首次开始生产三维

  几十年来，半导体行业的构建模块是金属氧化物半导体场效应晶体管或 MOSFET。这种晶体管在反相器、与非门和 SRAM 单元等数字电路中很常见。它由位于连接源极和漏极的通道顶部的栅极组成。

  源极和漏极基本上只是掺杂有其他元素原子的硅区域，用于提供或接收电子。两者之间还有一层薄薄的绝缘层——通常由氧化硅制成。闸门本身并不穿过通道。

  除了这个栅极及其绝缘层之外，整个东西都是平坦的或平面的。该栅极可以允许电子沿着沟道从源极移动到漏极。关闭栅极，电子流动停止。

  在半导体行业的最初几十年里，新的工艺节点只需缩小晶体管的物理尺寸并将更多晶体管塞到芯片上就可以实现性能、功耗和面积增益，这称为经典缩放。集成电路工作得更好，因为电信号在每个晶体管之间传播的距离更短。

  正如 IBM 研究人员 Robert Dennard 在 1974 年提出的那样，第二个但同样重要的好处是，这些较小的晶体管也使用更少的功率。摩尔定律推动半导体行业每三年将晶体管的线 年代，尺寸首次降至 1 微米以下。

  大约在当时，人们开始注意到他们的晶体管开始表现得有点奇怪。随着晶体管的物理尺寸缩小，源极和漏极慢慢的变靠近。栅极和沟道之间的绝缘层变得更薄，为 1.2 纳米或 5 个原子宽，而且通道本身也变得更细。

  这样，栅极对电流从源极到漏极的控制就会变弱。然后基本上发生的是电流从源极流向漏极时「潜入栅极下方」。即使闸门关闭，电流也可以可以穿过离栅极最远的沟道部分，或者在某些情况下甚至穿过硅衬底本身。这被称为「短沟道效应」，到 20 世纪 90 年代中期（350 纳米工艺节点），它已成为一个严重的工业问题。

  除了不可预测的行为之外，还存在严重的功耗问题。这种泄漏意味着这些较小的晶体管不遵循登纳德缩放比例。

  按照事情的发展方式，晶体管在「关闭」状态下消耗的能量与「开启」状态下消耗的能量一样多。这是因为消费电子科技类产品开始变得更便携，从而对电源效率提出了更高的要求。

  研究人员很快意识到他们正在打一场必败之仗。经典 MOSFET 结构有一个最终终点，实际的最终尺寸限制在 20 纳米左右。1996 年，凭借 250 纳米的一马当先的优势，美国国防部高级研究计划局（DARPA）意识到该行业没有 2002 年（5 年后）之后的长期计划。他们呼吁提出有关 25 纳米以下器件的研究提案，名为 25 纳米开关。

  DARPA 收到了来自 IBM、AT&T，并还有斯坦福大学的 10-12 份提案。然而，所有这些都只是原始 MOSFET 结构的延伸。这不是 DARPA 想要的。他们想要一些雄心勃勃且可行的东西。

  获胜者来自加州大学伯克利分校胡正明教授领导的团队。胡教授于 1976 年加入伯克利分校。早期，他研究了混合动力汽车等能源主题。但里根政府上台后，美国政府的资金很快就枯竭了，里根政府转向半导体研究。

  1982 年，胡先生休假到美国国家半导体工作。在那里，他有机会从前线看到平面晶体管的终结。在听说 DARPA 向伯克利分校的一位教员征集提案后，他召集了一批工作人员，并在一周内提出了最终提交的提案。该提案题为「太比特级电子器件的 25 nm FET 的新颖制造、器件结构和物理原理」，提出了两个想法，都集中在让栅极更好地控制通道本身的想法。

  第一种称为全耗尽绝缘体上硅或 FD-SOI。如果电子使用硅基板不适当地移动，那么我们会在硅基板顶部添加一层新的绝缘层以防止这样的一种情况发生。

  FDSOI 取得了一定的成功。业界已将其用于模拟或电力电子等特定用途。第二个想法是胡教授在一次长途飞行中勾勒出来的——FinFET。

  传统的平面源极、漏极和沟道都是平坦的，大门位于其顶部。FinFET 将平面源极、漏极和沟道转向一侧，使其升起至周围区域上方，并赋予其 3D 鲨鱼鳍外观。然后将门包裹在通道的顶部和侧面，而不是仅仅坐在通道的顶部。

  FinFET 的主要优点是它允许栅极在三个侧面环绕沟道。相比之下，旧平面晶体管上的栅极仅覆盖一侧的沟道。此外，FinFET 的物理占用空间也更小。这在某种程度上预示着我们可以继续将更多的它们填充到同一块平面上。

  这不是什么新主意了。之前曾提出过两个概念上相似的提案，但这些想法都没有被实施或变成真正的发明。

  第一个来自日立公司的研究员 D. Hisamoto。早在 1990 年，他就提出了将栅极包裹在沟道周围并制作3D 晶体管的想法。他的论文将其称为「完全耗尽精益沟道晶体管」或 DELTA。久本则受到德州仪器 (TI) 在 20 世纪 80 年代发表的一篇呼吁「沟槽晶体管」的论文的启发。

  如果没有执行，这个概念就毫无用处，没有人知道这些晶体管是否可以扩展到 25 纳米或更小的世界。因此，在 DARPA 的资金支持下，胡先生和他的团队花了四年时间制作了一个可工作的 FinFET 器件的原型。

  至关重要的是，该团队可以自由地追求这一长期目标，但也有能力利用私营和公共部门的不寻常资源。这包括斯坦福大学和劳伦斯伯克利国家实验室的设备和设施。

  2001 年，DARPA 项目进入尾声，胡的团队公布了他们的研究结果。人们很快意识到 FinFET 是一项巨大的创新技术。但同样重要的是，FinFET 并没有太大的破坏性。该团队确保仍然可以使用传统的光刻和蚀刻工具来制造它。

  这样，半导体行业就可以获得其想要的更好的性能和功效，而无需放弃数十亿美元的设备和数十年的经验。

  即便如此，半导体行业仍然是一个保守的行业。FinFET 发布后，他们并没有立即采用，而是选择了短期措施来避免 MOSFET 的末日。

  对于 2000 年代初的 90 至 45 纳米节点，业界采用了基于应变或应力的工程。在这里可以将「应变」硅层添加到通道中，通常位于硅-锗缓冲层的顶部。

  应变，意味着硅的晶体原子层被拉伸。这有助于提高电子穿过通道时的移动速度。这也不容易做到，需要工程师使用外延生长这些应变硅层。

  然后，在 2009 年至 2010 年的 28 纳米工艺节点，英特尔及其团队在其晶体管中实施了一种新型栅极。这被称为高 K 金属栅极。

  还记得栅极和沟道之间有一层二氧化硅绝缘层吗？对于高 K 金属栅极，我们用氧化铪等高 K 金属制成的一层取代了二氧化硅层。这种高 K 值（相对于传统二氧化硅而言较高）使相反的电荷在其所属位置彼此分开。

  这个概念也不容易实现。这导致了「Gate First or Gate Last」困境，导致行业分裂，并使得大量半导体制造商失去了领先优势。

  对于 28 纳米（22 纳米）之后的下一个大节点，英特尔选择实施一种 3D 设备，他们称之为三栅晶体管。

  Tri-Gate 是原始 FinFET 的后代。最初的装置在鳍周围的两个侧壁上各有两个栅极，称为双栅极 FinFET。

  随着时间的推移，业界发现这些选择不会产生效果。他们对其进行了修改，以创建英特尔最终交付的产品，鳍的所有三个暴露侧面上都有三个栅极层。

  从原型到批量生产始终充满挑战。翅片的几何形状（宽度、高度等）以及翅片之间的间距（称为翅片间距）对其整体性能起着重要作用。这些都非常细节，在 20 纳米或更小的工艺节点上，鳍片的宽度仅为 10 纳米。

  鳍片间距约为 60 纳米。数以百万计的纳米级翅片的制造必须具有极小的变化。与一系列新的多重图案技术同时出现，这是极其困难的。继英特尔之后，所有代工厂都在努力扩大其首款 FinFET 产品的良率，从而导致了延误。

  台积电和三星终于在 2013 年凭借他们所谓的 16/14 纳米工艺实现了跨越。GlobalFoundries 于 2014 年加入了自己的 14 纳米工艺，他们从三星获得了工艺许可。

  FinFET 在 N7 和 N5 代中表现良好。但最近这些也正在失去效力。代工厂正在尽一切努力来提高性能——例如，使鳍越来越高——但最终需要一套新的架构。业界已决定采用 Gate all around 作为新架构。

  FinFET 工作得更好，因为它的栅极覆盖了通道上更多的表面积，以便更好地控制。周围的门通过完全包围通道，甚至从以前不是的底部，进一步推进了这个想法。将栅极完全包裹在通道周围还说明我们可以在多个通道（或纳米线）通过栅极时将它们堆叠在一起，很完美。

  2022 年 6 月，三星开始发售采用全栅 FET 的 3 纳米工艺。台积电在其即将推出的 N3 工艺节点中坚持使用 FinFET。但他们将在下一个重大节点步骤 N2 中采用 Gate-all-around，该节点正在宝山建设中。

  这些3D 晶体管是一个技术奇迹。但它们的价格并不便宜。FinFET 复杂的结构增加了成本，这在某种程度上预示着 28 纳米（最后一个平面栅极）是每个栅极成本停止下降并再次开始上升的点。

  当只能向下蚀刻时，如何在纳米线之间建立间隙？该解决方案涉及超晶格和一种称为原子层沉积的新方法。这些新结构使得除了最大的公司之外的所有公司都无法在经济上取得一马当先的优势。在最近的一次采访中，ASML 的首席技术官表示，他认为我们已到达了光刻技术的极限。不是因为技术，而是因为经济可行性。